VeriPower：AI 輔助前端 IC 設計與驗證流程插件

在芯片前端設計流程中，編碼智能體負責生成 RTL 和 UVM testbench，但往往缺乏與 EDA 工具交互和管理工作流的機制。開發者需要一種方式來讓智能體不僅編寫代碼，還能運行仿真、綜合、時序分析等流程，並根據結果進行修復。VeriPower 解決了這個問題。

VeriPower 是什麼¶

VeriPower 是由 chipweaver 維護的一個開源插件，旨在輔助芯片前端設計與驗證流程。它將編碼智能體與 EDA 工具連接起來，覆蓋從規範、RTL、lint/CDC、仿真、綜合到時序分析和籤核的全流程。

核心功能¶

插件提供以下能力：

1. 代碼開發：編碼智能體負責開發 RTL 代碼和 UVM testbench。
2. EDA 工具執行：調用並運行 EDA 工具鏈。
3. 流程管理：管理跨階段的工作流，記錄哪些步驟通過，哪些需要重跑。
4. 結果檢查：自動檢查覆蓋率、時序和功耗指標。

安裝與啓用¶

需要在 DeepSeek Harness 的 web profile 下安裝此插件。請使用以下命令：

dsh plugin --profile web add "veripower@git+https://github.com/chipweaver/veripower.git"

安裝後，請確保運行 dsh web 命令，而不是 headless profile。

典型用法¶

安裝完成後，可以通過以下步驟使用：

1. 驗證安裝：詢問智能體列出其技能，十二個 VeriPower 技能的確認列表表示安裝成功。
2. 需求梳理：先運行 brainstorm 技能來確立需求。
3. 執行流程：在確認需求後，告知智能體運行指定模塊的流程，例如：“Run the design flow for {module_dir}”。

環境要求¶

運行 VeriPower 需要滿足以下條件：

• Python：3.10 或更高版本。
• 庫依賴：jsonschema >= 4.18，referencing，PyYAML。
• EDA 工具：Synopsys EDA 工具，且支持按技能進行替換。

結語¶

VeriPower 提供了一套從規範到籤核的閉環流程，幫助開發者利用 AI 輔助完成繁瑣的 EDA 流程管理。更多細節可參考插件目錄或 GitHub 倉庫。

• 插件目錄
• GitHub 倉庫