VeriPower：AI 辅助前端 IC 设计与验证流程插件

在芯片前端设计流程中，编码智能体负责生成 RTL 和 UVM testbench，但往往缺乏与 EDA 工具交互和管理工作流的机制。开发者需要一种方式来让智能体不仅编写代码，还能运行仿真、综合、时序分析等流程，并根据结果进行修复。VeriPower 解决了这个问题。

VeriPower 是什么¶

VeriPower 是由 chipweaver 维护的一个开源插件，旨在辅助芯片前端设计与验证流程。它将编码智能体与 EDA 工具连接起来，覆盖从规范、RTL、lint/CDC、仿真、综合到时序分析和签核的全流程。

核心功能¶

插件提供以下能力：

1. 代码开发：编码智能体负责开发 RTL 代码和 UVM testbench。
2. EDA 工具执行：调用并运行 EDA 工具链。
3. 流程管理：管理跨阶段的工作流，记录哪些步骤通过，哪些需要重跑。
4. 结果检查：自动检查覆盖率、时序和功耗指标。

安装与启用¶

需要在 DeepSeek Harness 的 web profile 下安装此插件。请使用以下命令：

dsh plugin --profile web add "veripower@git+https://github.com/chipweaver/veripower.git"

安装后，请确保运行 dsh web 命令，而不是 headless profile。

典型用法¶

安装完成后，可以通过以下步骤使用：

1. 验证安装：询问智能体列出其技能，十二个 VeriPower 技能的确认列表表示安装成功。
2. 需求梳理：先运行 brainstorm 技能来确立需求。
3. 执行流程：在确认需求后，告知智能体运行指定模块的流程，例如：“Run the design flow for {module_dir}”。

环境要求¶

运行 VeriPower 需要满足以下条件：

• Python：3.10 或更高版本。
• 库依赖：jsonschema >= 4.18，referencing，PyYAML。
• EDA 工具：Synopsys EDA 工具，且支持按技能进行替换。

结语¶

VeriPower 提供了一套从规范到签核的闭环流程，帮助开发者利用 AI 辅助完成繁琐的 EDA 流程管理。更多细节可参考插件目录或 GitHub 仓库。

• 插件目录
• GitHub 仓库