前言¶

FPGA 流程的痛点不在单个命令有多难，而在链条长、报告多。一次完整的 Vivado 流程要建工程、加 RTL 和约束、跑综合、跑实现（布局布线）、出比特流，最后再去翻时序和资源报告，用 WNS/TNS 判断有没有收敛。中间任何一步参数写错，报错信息都很长，改完一轮要重跑很久。

更实际的问题是，这套流程天然适合让 AI 代劳：步骤固定、输入输出明确、结果可以从报告里直接读出来。下面介绍的 Skill 就是做这件事——把 Vivado 全流程交给 AI 驱动，全程不用手写 TCL。

这是什么¶

Vivado FPGA 全流程自动化，SkillHub 坐标 @user_3d09edf5/vivado-flow，由社区发布者 user_3d09edf5 维护，当前版本 1.0.0，分类 dev-programming，来源标记为 community。

它解决的问题是：让 AI 直接驱动 Xilinx Vivado 跑完整流程，从创建或打开工程、添加 RTL 与约束，到综合、布局布线、生成比特流，并自动解析时序（WNS/TNS）与资源占用报告。技能描述里明确写了”全程无需手写 TCL”，面向 Verilog/VHDL 设计。

核心功能¶

下面这些能力来自技能的官方简介，按流程顺序列出。

1. 工程管理：创建或打开 Vivado 工程。
2. 源码与约束：添加 RTL 文件和约束文件。
3. 综合与实现：跑 synthesis，跑 place & route（布局布线）。
4. 比特流：生成 bitstream，产物为 .bit；工程产物还涉及 .dcp、.xpr 等格式。
5. 报告解析：读时序报告，取出 WNS/TNS；读资源占用（utilization）报告。
6. 版本覆盖：支持 Vivado 2019.2 到 2025.2。

技能不需要 API key，标签里写的是 requires_api_key=false。

触发词覆盖中英文，包括 Vivado、FPGA、综合、综合布线、比特流、bitstream、synthesis、implementation、place and route、timing、WNS、TNS、utilization、时序、资源占用、.bit、.dcp、.xpr。也就是说，用户用中文说”帮我综合一下这个 FPGA 工程”或用英文说”generate a bitstream”，都命中同一个技能。

安装与启用¶

本次抓取的官方页面没有给出安装命令，资料里只有技能坐标和地址，因此不在这里写推测的安装步骤。需要安装时，以官方页面为准：

SkillHub 页面: https://www.skillhub.cn/skills/user_3d09edf5/vivado-flow
API 地址:     https://api.skillhub.cn/user_3d09edf5/vivado-flow

这类技能基于通用 SKILL.md 格式。Cursor、Codex CLI、Claude Code 之间的启用方式本次未能核实到差异，不再展开；安装前在对应客户端里确认技能来源和权限即可。

需要说明的是，技能本身不替代 Vivado：机器上必须先装好对应版本的 Vivado，并保证 vivado 命令在 PATH 里可调用，技能才能驱动它。版本号以 2019.2~2025.2 为准，超出这个范围的 Vivado 版本没有在资料中说明。

典型用法¶

资料里没有提供技能自带的可复现示例，下面给的是 Vivado 原生 TCL 流程，供对照理解技能在背后驱动的是哪几步。技能声称用户不需要手写这些。

# 建工程、加源码与约束
create_project -name demo -part xc7k325tfbg676-1
add_files -norecurse src/*.v
add_files -norecurse constraints/*.xdc

# 综合 + 实现（布局布线）
synth_design -top demo -mode retarget
place_design
route_design

# 出比特流
write_bitstream -force demo.bit

# 读报告，判断时序与资源
report_timing_summary -delay_type max -max_paths 10
report_utilization -hierarchical

在技能的用法里，用户侧的输入是”要做的事 + 设计文件位置”，例如让 AI 打开已有工程、加 RTL 和约束、跑一遍综合实现、最后看 WNS/TNS 和资源占用。技能负责把上面这些步骤组织成 Vivado 能接受的调用，并把报告里的关键数字取出来返回。

适用场景与注意¶

适合这几类人：Verilog/VHDL 设计者，想把建工程、综合、实现、出比特流的重复劳动交给 AI；已经在用 Vivado 2019.2 到 2025.2 做开发的团队；需要频繁看时序和资源报告来判断是否收敛的人。

几个坑先说清楚。

1. Vivado 必须先装好。技能是驱动者，不是安装包，缺了工具链什么都跑不了。
2. 版本有上限。支持范围是 2019.2~2025.2，更老或更新的版本未在资料中说明。
3. 报错定位仍在用户侧。综合或布线失败时，AI 拿到的是工具输出，理解约束和源码问题仍然需要人介入。
4. 报告解读只是起点。WNS/TNS 为负说明时序没收敛，但怎么改（改约束、改时序、换实现策略）取决于设计，技能不替代这部分判断。
5. 安装命令本次未核实到，落地前先到上面的官方地址确认。

结尾¶

这个技能的价值在于把 Vivado 的长流程变成一次对话：说清要做什么，剩下的建工程、综合、布局布线、出比特流、读报告由 AI 串起来，用户只看最终的时序和资源数字。它不改变 Vivado 本身的工作方式，只是省掉了反复手写 TCL 和翻报告的成本。

官方地址：https://api.skillhub.cn/user_3d09edf5/vivado-flow
SkillHub 页面：https://www.skillhub.cn/skills/user_3d09edf5/vivado-flow